近距离接触 25nm NAND闪存制造技术

3D NAND技术

NAND Flash工艺平均每12到15个月即跨越一个制程世代，速度远快于摩尔定律的18个月。自今年第一季开始，包括IMFT和Samsung都宣告已迈入2xnm工艺世代。然而，目前采用平面(planar)技术的2D NAND Flash却不断地面临制程微缩所带来的各种挑战。首当其冲的是可靠性问题。当内存单元尺寸不断微缩之际，能够容纳的电子数量也随之减少，这很容易提供电子漏失的比率，导致可靠性降低。例如，在大约50nm制程世代，内存单元内的电子数量还能维持在100多个，但当微缩到1xnm左右时，电子数可能会降到10个左右了。因此，无论是每单元3位，或是每单元4位，这些跟随制程微缩所发展出来的提高内存容量的架构都存在着可靠性问题，多只能应用在一些消费装置上。不久前，业界普遍认为NAND Flash会在2xnm遭遇瓶颈。但随着该领域主导厂商陆续宣布导入2xnm制程，目前业界认为10nm很有可能成为NAND Flash的微缩极限。这也激起了厂商开发可实现更大容量3D内存技术的兴趣。

目前3D NAND技术包括P-BiCS(Pipe-shaped Bit Cost Scalable),TCAT(Terabit Cell Array Transistor)及VSAT(Vertical Stacked Array Transistor),3D VG NAND等。其中，3D VG NAND技术创新之处，在于它消除了晶粒堆栈架构中常见的干扰问题。目前，几乎所有3D内存技术的电流都是垂直流动或呈U型流动，层与层之间的内存晶粒很容易产生相互干扰(Z-Interference)。而3D VG技术采用三平面相交成一点，以决定内存位置。3D VG技术中的电流是沿Y轴水平流动，消除了内存晶粒间的电流干扰问题、减小内存厚度、增加层数，进而可提升内存密度，并具有较好的读取电流以及多位记忆能力。

3D VG技术架构图

这些3D NAND技术为下世代大容量NAND Flash提出了一条更经济、更有效益的发展途径。现有的浮闸技术无法再适用于发展3D NAND了，因为该架构是将电荷储存在浮闸中，而浮闸本身为导体，为防止电荷流动，每个浮闸都必须绝缘，这使其不利于发展3D堆栈。这些3D NAND技术在产品生产上都采用一体成形制造法。所谓一体成形制造法是在第一层NAND上使用27道光罩，但随后连续成长8层后，便只需一道光罩。该方法在2007年由东芝提出，其Bit Cost scalable(BiCS)TFT SONOS便是采用这种技术。目前，三星(Samsung)的TACT、VSAT；东芝的P-BiCS和3D VG，都属于一体成形3D内存技术，可大幅削减生产成本。

charge Trap Memory（电荷捕捉内存）技术

电荷捕捉内存组件预期将成为亚25nm世代产品的解决方案，也是IMFT的重要研究项目。在1960年代末期发明的硅-氧-氮-氧-硅（SONOS）组件就是其中一种型态的电荷捕捉内存组件。该种组件是将电荷储存在氮化硅材料当中。然而，传统的SONOS内存组件存在着一种应用上的限制，就是我们无法找到一个合适的穿隧氧化层厚度来同时达到优良的抹除速度以及数据保存能力。近这几年一种新的电荷捕捉闪存组件被提出具有克服传统SONOS组件应用上限制的能力。

charge Trap Memory结构图

该种内存组件称作能带隙工程硅-氧-氮-氧-硅（BE-SONOS）组件。在采用非常薄的氧-氮-氧穿隧阻障层（一般来说各层厚度约在13/20/25 埃）的情况下，高电场下的电荷穿隧距离会因为能带隙消除效应而有效降低。此时几乎仅存第一层超薄氧化层扮演有效之电荷穿隧障碍，因此大大提高了电洞穿隧电流。另一方面当电荷储存状态的低电场条件下，不论电子自储存层中逸失或是电洞穿隧进入储存层之能力皆会因为整个氧-氮-氧穿隧阻障层的阻挡而显著降低。