AMD Radeon HD 6870/6850评测报告

关键性的架构改变：Barts图形架构解读

承袭Radeon HD 5800系列的SIMD架构Barts仍然采用AMD惯用的SIMD（单指令多数据流）架构，这部分架构和Cypress保持一致，即80个SP单元构成1组SIMD阵列。在Barts的1组SIMD阵列当中，L1缓存容量和纹理单元仍然和Cypress保持一致，即16KB L1纹理缓存，8KB L1计算缓存和4个纹理单元。

Barts的核心架构

在微架构层级上，AMD继续采用32个ROP设计，结合Barts的高频率，使其相比Cypress更有优势。和ROP连接的是L2缓存和内存控制器，L2缓存由4个128KB区块组成，总计512KB二级缓存。同时，4个64bit内存控制器让Barts的显存位宽达到256bit。值得一提的是，Barts使用了Redwood（Radeon HD 5600/5500系列）的GDDR5显存控制器，因此显存频率只有4200MHz。而Cypress/Juniper（Radeon HD 5800/5700系列）的显存控制器则可以运行在4800MHz。这样的好处是Barts的显存控制器尺寸比Cypress减小了50%左右，从而减小了核心面积。

但值得注意的是，AMD在Radeon HD 6870显卡设计之初，曾经拿出2个设计方案，一个是16 SIMD（1280 SP）＋16 ROP的设计，另外一个是14 SIMD（1120 SP）＋32个ROP的设计，也就是我们目前看到的设计，后者在性能上更快，但是领先幅度很小。不过考虑到从Cypress架构移植的简便性和成本等因素，AMD终选择了14 SIMD（1120 SP）＋32个ROP的设计。

仍然采用VLIW5设计

与Radeon HD 5000系列一样，Barts在SPU（流处理算术逻辑单元）中，继续采用AMD的VLIW5（超长指令字5）设计，具备5个流处理器算术逻辑单元（W、X、Y、Z、T单元）、1个分支单元和一组GPR单元协同工作来处理指令。其中，W、X、Y、Z这四个简单的SPU单元一起工作，在一个单位时钟周期内可以处理4个FP32 MAD运算，而T（SFU）单元可以像其它四个单元那样处理FP32计算，或者负责处理诸如超越指令等特殊功能。

Barts的SP单元架构

总体而言，1个SPU单元在1个时钟周期可以完成的工作是4次32bit浮点MAD运算和4次24bit整数乘法或者加法运算，SFU单元在1个时钟周期内可以完成的工作是1次32-bit浮点MAD运算。

Barts的SIMD核心架构

和Cypress相比，AMD没有公布Barts的FP64性能数据。这并不是AMD的疏忽，因为Barts并不属于旗舰级的产品，旗舰级的产品是于2010年11月底发布的Radeon HD 6900系列。因此，AMD省略了Barts的FP64功能，以便缩小芯片面积，进一步降低生产成本。这也是1399元～1999元价位产品的常见做法。