近距离接触 25nm NAND闪存制造技术
目前，IMFT 25nm 66单元NAND闪存芯片的NAND闪存阵列开销（开销长度/NAND串总长度）百分比为14%。相比之下，之前采用34nm 33单元NAND闪存芯片的闪存阵列开销为23%，这意味着，电压控制器必须为边缘单元专用，并且控制电路必须更智能工作且切换速度必须更快。为了平衡边缘字线效果和芯片的成本效益，单元0和单元65有可能是每单元1bit。另外1个替代办法是采用67单元串，边缘的单元被用作为所谓的“哑字线”，但是这样会增加芯片尺寸，变相增加成本。
IMFT 25nm闪存阵列以字线方向的扫描电镜照片,IMFT利用高深宽比字线来达到优良的门到门绝缘。
其实，IMFT也是首个发布3xnm工艺的NAND制造商，然后又先宣布2xnm工艺。但是，与很多同行不同，IMFT的战略似乎倾向于先缩减芯片工艺，然后在将单元bit数量提升到每单元3bit。如何在每单元3bit（更高密度/低成本）和每单元2bit（更低密度/更可靠存储）之间选择，这要取决于存储设备是用在便携式廉价存储（USB）方面还是用在SSD固态硬盘上。其中的变数还有待于2011年底发展。就25nm产品来看，它们成功的关键在于诸如浸入式光刻、SADP（自对准双重曝光）、SAPP等工艺技术如何互相整合。IMFT采用这些技术成功地解决了物理、电子、可靠性方面的挑战。
IMFT 25nm闪存阵列门级扫描电镜照片,阵列沟槽深度较浅，允许更密集闪存阵列。
尽管从上面2张扫描电镜照片当中，我们还无法详细获悉浸入式光刻使用程度，但是通过我们的字线末端分析和STI特征分析，我们还是可以洞察光刻和SADP过程。技术上来说，浸入式光刻是50nm以下NAND闪存芯片采用的主流技术，它协同SADP技术缩减线宽，避免重叠问题。增强型DP（两次曝光＋间隔方法）可以将浸入式缩小到21nm或者以下。因为EUVL（超紫外线光刻）技术要到2012年才能投入生产，所以浸入式光刻将继续在2xnm制程上采用。
IMFT合资企业架构，IMFT生产的闪存芯片有49％供给Intel及其客户、51％供给美光及其客户。
